卷积码编译码算法研究及其FPGA实现
作为无线通信系统数字基带处理中差错控制编码的热门技术之一,基于Viterbi算法译码的卷积码纠错技术已经得到了广泛的应用。无线局域网作为未来移动通信的主流趋势,正朝着高速度、低功耗、接入灵活的方向发展。
IEEE802.11协议采用了4G概念中的关键技术—OFDM(正交频分复用)技术来实现高速的无线局域网通信。Viterbi译码器作为该协议下数字基带处理的重要组成部分,它的速度和功耗性能对整个系统的成败有着至关重要的作用。
本文以IEEE802.11协议的无线局域网数字基带处理系统项目为背景,研究并设计了在此背景下的基于OFDM系统的卷积码编译码器。本文从信道编解码的基本概念开始,着重介绍了基于Viterbi译码算法的卷积码的基本原理和编译码过程,在此基础上,设计了编译码器的RTL级电路并对其进行了功能仿真。
之后介绍了在目前数字电路设计中广泛使用的现场可编程门阵列(FPGA)的设计方法,并选用了Altera公司的DE2-70 FPGA硬件开发平台对本设计进行了综合和验证,给出了该译码器的资源占用和运行速度的参考值。本设计中主要的创新和工作有:(1)改进了Viterbi译码器的加比选结构,通过使用4个并行的蝶形运算单元,在降低功耗的同时也减少了硬件资源的开销;(2)通过在Viterbi译码的回溯过程中引入乒乓操作,在降低功耗的同时也减少了译码的延迟时间。
本设计的编译码器已经参与了整个OFDM数字基带的发送和接收端的整体调试,调试结果证明该设计在功能上的正确性。
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