Quartus II 12.0+Qsys及Nios II教程

Qsys和Nios II Eclipse的使用 Debug 开发平台：

Quartus II 12.0 (Qsys) DE2_70 首先，新建工程

工程新建完成后，启动Qsys

启动之后界面如下：

初始只有时钟

添加

这里和SOPC Builder一样，有三种

添加好的CPU其clk,reset_n都没有连再添加on-chip memory 接，当把所有的

大小设置为40KB，这里后面的单位不能选

添加JTAG

添加System ID，

所有component添加完毕，它们之间所有连线还未连接，下

先将所有元件

重命名完成之后，需要设置时钟（注意：复位的设置现在先不设置，之后会用全局的复位网络进行快速连接）

选中CPU的clk，在clock栏有一个下拉

可以看到CPU的clk与系统时钟clk_50连

如上方式将所有元件的clk与系统时

将onchip_memory的总线与CPU的

将JTAG UART的总线与CPU的

设置复位和异常的位置

Reset和Exception

自动分配基地址 通过这里将所有元件

将JTAG

这里方便我

在设置和检查完成后，先保

保存完毕后，就

Nios CPU定制完成后，需要在Quartus II的顶层模块中例化，首先回到Quartus中新建顶层Verilog文件，然后对CPU进行例化：

如果此时进行编译的话，会有错误：

Error (12006): Node instance \"u0\" instantiates undefined entity \"NIOS_CPU\"

因为之前定制的CPU还没有被加入到Quartus的工程中，需要我们手动添加：

找到路径（图示），选择.qip

分配管脚

至此，我们就完成了硬件部分设置，先完全编译，查看RTL：

接下来要在Nios II Eclipse进行软件设计了，打开Nios II开发环境

在当前工程目录下新建一个

新建NIOS工程：

选择之前Qsys产生为新的NIOS

编译工程：

编译完成并无误后，先将硬件下载至FPGA中：

在NIOS中进行硬件连接的设置

连接设置成功后，可以运行

每按一次复位，就会打印